台積電：AI先進封裝競爭延伸至系統級可靠性
Nashnova编辑部
台積電先進封裝副總裁何軍在OCP亞太峰會上指出，AI封裝競爭已從單顆晶片延伸至整個機架的可靠性驗證——這意味著→ 日後不是單一零件過關便可，整台機器每一層都要拆開計算缺陷率。
SoIC比CoWoS強在哪？強多少？
台積電SoIC（一種將晶片上下直接堆疊的3D封裝技術）搭配三維互連，互連密度是CoWoS（晶片左右平鋪的2.5D封裝）的56倍，功耗效率高出5倍。
這意味著→ 晶片之間搬運數據的「通道」密了56倍、省電5倍——AI算力瓶頸正從「算得快」轉向「搬得快且省電」。
節距路線圖：2023年9微米→ 2025年6微米（已量產）→ 2029年目標4.5微米；每一步都對應更先進的製程節點，到2029年將匹配A14製程。
簡單來說＝ 節距越小，同樣面積裡能塞進的晶片間連接越多，數據搬運能力越強。台積電的計劃是六年內把這個密度再翻一輪。
為何「單一零件合格」已經不夠？
何軍提出AI系統可靠性要按機架→托盤→板卡→組件四層逐級拆解，整機缺陷率須低於1000 DPPM（每百萬台中缺陷數）。
逐層分攤的算法：一個機架含20個托盤 → 托盤級須低於50 DPPM；每個托盤含兩塊板卡 → 板卡級須低於25；每塊板卡含兩個組件 → 組件級須低於12。
這意味著→ 組件級缺陷率的門檻被壓到了12 DPPM——比消費電子嚴苛得多，倒逼台積電與客戶從「零件過檢」轉向「整機過檢」。
每一層具體要做甚麼？
機架層：系統冗餘、容錯之外，還需更強的熱管理和軟硬件聯合驗證。
托盤層：引入可製造性設計（DFM，令設計天然適合量產）、可裝配性設計（DFA，令組裝環節少出錯），加上模組級應力測試和老化測試。
板卡層：採用ECC（一種自動糾錯機制）等可靠性設計，做晶圓級老化測試，包括HTS（高溫存儲）和HTOL（高溫工作壽命）加速應力測試。
組件層：台積電負責晶圓級CP測試、裸片級測試、可靠性篩選與冗餘設計。
玻璃布短缺帶來了甚麼新風險？
AI需求激增導致全球玻璃布（CoWoS封裝基板的核心材料）短缺，台積電被迫將供應商從單一來源擴展至五家以上。
但多元化本身不會自動降低風險：不同供應商的玻璃布在熱膨脹係數和彈性模量上存在差異，可能影響封裝變形、機械應力和組裝良率。
這意味著→ 台積電須建立覆蓋材料、封裝、系統三級的驗證框架——新材料來源須通過封裝級和系統級雙重驗證方可導入量產。
開發周期怎麼壓縮？
何軍以CoWoS-L為例：上一代開發周期約兩年，目前正朝一年邁進，整體時間線縮短約四分之三。
這意味著→ 傳統的「先設計、再驗證、再量產」串行模式被打破，系統集成商、供應商、設備廠商須在台積電認證規劃階段便同步啟動驗證。
簡單來說＝ 以前是一個接一個排隊過關，現在是所有人同時上場、邊跑邊驗。AI晶片迭代越來越快，這種並行協作能否全面落地，是台積電與合作夥伴共同面對的核心挑戰。
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