ECTC 2026：AI封裝進入供電、HBM4E佈線、散熱與光互連四重瓶頸
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英特爾、邁威爾科技和台積電在封裝頂級會議ECTC 2026上披露四項接近商用的方案，AI加速器封裝瓶頸已從產能不足演變為供電、布線、散熱、光互連四個並行的物理工程難題。
英特爾EMIB-T解決了甚麼問題？
英特爾在封裝中驗證了36µm凸點間距的EMIB-T，比上一代45µm密度提升65%。這意味著→ 同樣面積的橋接矽上能放進更多連接點，晶片之間的數據通路更寬。
EMIB-T的「T」指矽通孔（TSV，穿透矽片的垂直導線），核心用途是供電。英特爾稱橋中TSV可將直流壓降降低68-80%。簡單來說＝ 電從電源到晶片的路上損耗大幅減少，晶片拿到的電壓更穩定。
橋上還加入了MIM電容（金屬-絕緣體-金屬結構的儲能元件），電容密度500 nF/mm²，交流阻抗改善超過82%。這意味著→ 晶片瞬間切換時的供電波動被大幅平滑。
英特爾同時在測試25µm間距，但低於25µm後焊料體積極小，短路和良率風險顯著上升——限制因素將從布線密度轉向製造精度。
HBM4E的布線難題怎麼解？
HBM4E（第四代高頻寬記憶體的增強版，速度更快但布線更複雜）的信號路徑長短不一，最長通道最容易出現串擾和信號衰減。英特爾採用差異化策略：把最長信號路徑放在更乾淨的布線層上。
具體做法：在M9層，最長通道僅約28%穿過最擁擠的布線區域；在M3等較低層雖有84%穿過擁擠區，但這些通道本身更短，影響可控。簡單來說＝ 長線走寬路、短線擠窄路，避免最差路徑拖累整體。
信號完整性模擬顯示，在12 Gb/s下眼寬約67% UI，加均衡器後提升至約72.5%；即使速度推到16 Gb/s，眼寬仍保持在60%以上。這反映出 EMIB-T在高速下仍留有信號裕量。
邁威爾科技的「定制HBM」改變了甚麼？
標準HBM接口由JEDEC規範統一，好處是互通性強，代價是功耗、性能和面積都受限。邁威爾科技（Marvell）的方案是：保留DRAM核心裸片不變，用先進工藝定制基底裸片，把HBM控制器、監測功能和擴展接口集成進去。
這意味著→ 原本主機ASIC中專門給HBM留的PHY（物理層接口電路）和相關邏輯面積減少約60%——騰出來的矽面積可以放更多運算單元。
封裝層面，定制接口將中介層通道長度從6.5mm縮至1.5mm，線路短了四倍多，同樣的9層布線和2/2µm線寬就能跑出更高頻寬。邁威爾科技示例用1024通道×32 Gb/s，達到4.1 TB/s頻寬。
英偉達已宣佈下一代Feynman將使用定制高頻寬記憶體。據分析，當前Rubin GPU裸片面積約16%專用於HBM相關邏輯，定制方案可將這部分負擔大幅卸載至HBM基底裸片。
散熱為甚麼成了硬牆？
傳統冷卻方案在1-2升/分鐘（LPM）流量下，帶蓋封裝散熱1.9-2.3 kW，無蓋封裝2.5-3.0 kW（40°C去離子水）。簡單來說＝ 現有冷卻的天花板大約在3 kW左右。
兩種方案在超過4 LPM後均會飽和——再加大水流量也帶不走更多熱。這意味著→ 對於下一代數千瓦級AI晶片，傳統冷卻已經不夠用。
台積電與微軟正探索微流體冷卻：把冷卻液直接引入矽片內部，從晶片發熱點就地帶走熱量，而非等熱量傳到封裝表面再散。
光互連能解決甚麼？
邁威爾科技展示了光學多晶片互連橋（OMIB），用光信號替代電信號連接封裝內的多個裸片。這意味著→ 不再受限於封裝邊緣才能出光，同一橋接結構同時承擔封裝內裸片互連和外部光互連。
Lightmatter同樣在ECTC上展示了封裝內光互連方案，說明這一路徑已有多家廠商同步推進。
三星提出了一種8層矽中介層方案，稱可比估算需求減少20%的層數，其中75%的層用於信號布線，採用雙信號/單接地交錯排列屏蔽高速信號。
這些方案離量產還有多遠？
英特爾EMIB-T正從2倍光罩矽擴展至4.5倍光罩封裝驗證，目標2026年底前完成認證。但展台樣品存在明顯翹曲，基板處理和套刻精度仍是一階約束。
英特爾承認EMIB-T在多個維度仍落後台積電CoWoS平台——台積電已部署深溝槽電容，並在集成電壓調節器和有源矽互連方面進展更快。
分析認為，混合鍵合（一種令兩塊晶片直接貼合的工藝）要實現低翹曲、無裂紋，需要銅、介電材料、平坦化、表面準備和退火的協同優化。2027年起材料和設備廠商的改進節奏，將是判斷AI封裝瓶頸能否系統性突破的關鍵驗證節點。
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