英特爾EMIB-T對陣台積電CoPoS，良率是成本優勢的真正門檻
Alina Collins
瑞銀最新研究將英特爾EMIB-T與台積電CoPoS量化為可共存的市場分層，而非零和競爭——但兩條路線能否兌現承諾，取決於2028年同期交卷時的良率與量產穩定性。
這個市場有多大，兩家怎麼分？
瑞銀預計先進封裝市場將從2026年的190億美元增至2030年的1220億美元，複合年增長率約59%。
即便英特爾到2030年取得13%至18%份額，台積電仍可能保持62%至67%——兩家收入可以同時增長。
這意味著→ 這不是搶對方生意的故事，而是一塊急速膨脹的餅夠不夠兩家同時切的問題。
兩種封裝架構到底在解決甚麼問題？
單顆晶片已逼近光罩尺寸上限，性能提升越來越依賴把多顆裸晶和更多HBM（高頻寬記憶體）拼在一起。
EMIB-T（嵌入式多晶片互連橋接技術）的思路是「局部修橋」：取消覆蓋整個封裝的矽中介層（一塊充當晶片間高速公路的大矽片），改用嵌在有機載板裏的局部小矽橋連接裸晶與HBM，流程更短、理論成本更低，也更容易做超大封裝。
CoPoS（基於面板的晶片封裝技術）的思路是「鋪整張高速路網」：把再佈線層中介層從圓形晶圓搬到方形面板，在互連密度、信號完整性、三維堆疊和未來共封裝光學能力上更強。
簡單來說＝ 一個省料省工序求性價比，一個用更大底板換更高上限——優化方向不同，目標客戶也不同。
英特爾的核心矛盾是甚麼？
EMIB-T理論上省掉了大面積矽中介層和部分工序，但瑞銀調研顯示其封裝良率僅約90%–92%，而高價值計算裸晶和HBM要求量產良率接近高90%區間。
更棘手的是載板：EMIB-T載板良率約50%，普通EMIB載板約60%，成熟高性能計算ABF載板超過80%。一次封裝失敗會同時報廢多個高價值組件。
這意味著→ 省下的中介層成本，可能被壞載板和報廢裸晶的損失吃掉——結構成本優勢不等於成品成本優勢。
EMIB-T把更多複雜度轉移到載板端，載板供應商揖斐電和欣興電子因此最直接受益；揖斐電已宣佈2200億日元的Gama工廠投資，量產指向2027年末至2028年爬坡。
台積電的核心矛盾是甚麼？
CoPoS首代採用310×310平方毫米面板，計劃2028年量產，之後擴展至510×515平方毫米。
從圓形晶圓換到方形面板，翹曲控制、面板均勻性、新設備定型和良率爬坡全是新變量——面板工藝能否複製晶圓工藝的穩定性，是其性能優勢能否按期兌現的關鍵。
台積電的護城河在於把領先製程、CoWoS、SoIC三維堆疊、測試和未來共封裝光學整合在同一路線圖，提供「前段加後段的一體化確定性」。
這反映出 台積電押注的不是單一封裝技術的領先，而是整條鏈路的不可替代性。
2028年誰先交卷，怎麼看？
瑞銀預計EMIB-T於2027年下半年至2028年進入量產，首個大型外部項目可能是聯發科參與開發的Google TPU v9，主要放量在2028年。
CoPoS計劃2028年量產，首個重要客戶可能是NVIDIA Feynman，窗口在2028年下半年至2029年，隨後擴展至AMD和其他定制AI晶片。
瑞銀指出，Google TPU v9是否按期採用EMIB-T、NVIDIA Feynman是否落地CoPoS，才是真正的領先指標——而非當前路線圖承諾。
簡單來說＝ 若任何一方延遲，客戶會優先選已有穩定產能的現有平台，不會為路線圖無限等待。載板良率與面板均勻性，將決定誰的技術承諾能變成可交付的量產收入。
Content is for reference only, not financial advice.