美光：HBM4頻寬躍升後，瓶頸轉向封裝、散熱與良率
Nashnova编辑部
美光披露HBM4單顆頻寬從1024GB/s躍升至2800GB/s，但制約供給的核心矛盾已從DRAM工藝轉向封裝、散熱與良率——頻寬夠了，造得出來才是真問題。
頻寬漲了近兩倍，怎麼做到的？
HBM4標稱數據速率從8Gbps升至11Gbps，只快了約38%；但標稱頻寬從1024GB/s升至2800GB/s，漲了約173%。
這意味著→ 頻寬躍升的主力不是「每根線跑得更快」，而是「線變多了」——數據I/O從1024條翻倍至2048條，通道從16個增至32個，偽通道（pseudo channel，將一個通道拆成兩條獨立數據總線，共享命令通道，令調度更細）增至64個。
簡單來說＝ 好比高速公路沒怎麼提速限，但車道數翻了一倍，總通行量自然大漲。
並行度翻倍，軟件能跟上嗎？
每層裸晶的bank數量從HBM3E的128個增至256個，可以同時工作的存儲單元更多了。
但更多通道、偽通道和bank能否充分利用，取決於GPU記憶體控制器、編譯器和運行時能否把請求均勻分配。
這意味著→ 硬件參數寫得再高，如果軟件調度跟不上，新增的車道就會空跑。HBM4把硬件規格和軟件效率綁得更緊了。
頻寬夠了，為甚麼還有「存儲牆」？
美光數據顯示，計算性能約每兩年增長3倍，而HBM頻寬增速低於每兩年2倍。差距持續累積，系統性能開始由存儲器決定。
簡單來說＝ GPU跑得越來越快，但數據餵不進去，性能就卡在「餵數據」這一步——這就是AI存儲牆的本質。
這反映出 HBM的作用是擴大GPU可以高效利用的工作區間，而非徹底消除瓶頸。
封裝面積與良率，才是真正卡脖子的地方？
美光估算，配置8顆12層HBM4時，存儲器相關矽面積約12344平方毫米，超過典型GPU裸晶面積的8倍。
這意味著→ AI晶片的矽片價值不再集中在中央GPU裸晶，圍繞GPU的存儲器裸晶與基底晶片佔據了更大的總面積和更多製造步驟。
良率隨堆疊層數放大：多層DRAM裸晶、基底晶片、TSV（矽通孔，垂直穿過晶片的微型導線）與鍵合界面必須同時合格，任何一項缺陷都拖累最終產出。冗餘結構和修復手段能減少損失，但本身也推高成本。
「晶圓產能」這個指標，還準嗎？
美光明確指出，產能換算應從「晶圓數量」升級為「可交付HBM數量」。相同晶圓投入下，HBM需要更多矽面積；相同裸晶投入下，堆疊與封裝良率會繼續折損。
這意味著→ 市場若只追蹤DRAM晶圓擴產，可能高估短期供給釋放速度。
反過來，良率改善可以在不增加晶圓廠的情況下形成有效增量——這反映出 良率本身就是一條隱性產能線。
基底晶片變「重」之後，美光面對甚麼？
HBM4的基底晶片不再只是簡單連線層，需要處理命令、數據、測試、糾錯和物理接口，並可能採用更先進的邏輯工藝。不同GPU平台可能提出不同要求，存儲器廠商需與GPU公司、代工廠和封裝平台更早協同。
封裝面積擴大帶來新挑戰：更大的中介層（interposer，連接GPU與HBM的「中間底板」）需要更複雜的製造和良率控制，CoWoS-L、CoWoS-R等路線由此獲得意義；美光還提及玻璃基板作為潛在方向，因為大尺寸封裝需要更好的尺寸穩定性和翹曲控制。
定製基底晶片還改變庫存風險：客戶專用設計的可替代性更低，訂單取消或規格變更可能令已準備的材料失去用途。這意味著→ HBM4的機會在於價值量從DRAM裸晶擴展到基底與封裝，但執行門檻同樣在於能否同時管理良率、邏輯合作、封裝產能與客戶驗證——任何一項延期，技術領先都無法按計劃轉化為出貨。
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