三星展示3D堆疊電晶體研究成果
Alina Collins
三星披露一種將晶體管上下疊放而非平面並排的新架構，柵極間距做到42納米，論文獲VLSI研討會最佳論文獎——這為晶片在面積不變的前提下繼續容納更多晶體管提供了一條新路。
這項技術到底做了甚麼？
三星半導體研究中心展示了一種3D堆疊場效應晶體管（3D Stacked FET）架構——把n型和p型晶體管垂直疊在一起，不再像傳統方式那樣平鋪在同一平面上。
簡單來說＝以前兩個晶體管左右並排佔兩份地，現在上下疊起來只佔一份地。
該原型柵極間距為42納米，採用三層納米片溝道來維持電流傳導，並用先進外延生長技術保證硅層均勻。
論文在2026年VLSI研討會上發表，獲評最佳論文及技術亮點。
為甚麼需要把晶體管「疊起來」？
傳統做法是在平面上把晶體管越做越小，但微縮已經越來越難——物理極限在逼近，每一代縮小的收益在遞減。
這意味著→行業需要換一個維度來延續摩爾定律的節奏，從「縮小」轉向「疊高」。
三星強調，3D堆疊是對現有環繞柵極（GAA）（一種令柵極從四面包住溝道的晶體管結構）技術的演進延伸，並非替代。
說白了＝GAA本身的納米片結構天然適合往上疊，所以這條路走得通。
隔離難題怎麼解決？
晶體管疊在一起後，上下層之間的電氣干擾是核心難題。
三星的方案是引入中間介電隔離（MDI）結構（在上下兩層晶體管之間插入一層絕緣材料），實現垂直方向的電氣隔離。
這意味著→上下兩個晶體管雖然物理上緊貼，但電信號互不串擾——這是堆疊架構能正常運作的前提。
競爭格局和落地前景如何？
三星2022年率先以GAA技術實現量產，在架構演進上保持了先發節奏；台積電與英特爾也在推進各自的下一代晶體管架構。
三星表示，42納米柵極間距器件的成功演示為未來AI、高性能計算及流動處理器的應用提供了技術依據。
但該技術目前仍處於研究階段，距離量產尚有距離。
這反映出一個行業共性節奏：實驗室論文到工廠量產之間往往隔着數年，何時轉化為實際製程節點，是後續觀察的核心。
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