SK海力士披露HBM先進封裝路線圖：混合鍵合、英特爾EMIB至3D整合
Nashnova编辑部
SK海力士在Hot Chips 2026上公佈HBM封裝三步路線圖——從現有凸塊工藝到混合鍵合、再經英特爾EMIB走向3D集成，HBM競爭焦點正從存儲性能轉向封裝能力。
HBM到底是甚麼結構、為甚麼比傳統顯存划算？
HBM是一種3D堆疊晶片：1顆基礎晶片+最多16顆核心晶片垂直疊放，再與GPU並排放在矽中介層（一塊起「橋樑」作用的矽片）上，通過1,024個I/O、16條通道通信。
和傳統方案比：4顆HBM3E就能替代12顆GDDR6，頻寬更高、佔板面積更小，同時省功耗和營運成本。
這意味著→ HBM的核心優勢不是單顆更快，而是用更少的晶片、更小的面積做更多的事——這也是為甚麼封裝能力變得比存儲本身更關鍵。
每一代HBM的頻寬和封裝參數漲了多少？
單棧頻寬逐代躍升：HBM2E 460GB/s → HBM3 717GB/s → HBM3E 1,024GB/s → HBM4 約2TB/s，I/O從1,024擴展到2,048個。
HBM4封裝尺寸約12.4×11mm，內含超過20,000個矽通孔（TSV，垂直貫穿晶片的微型導線孔）與16,148個微凸塊，Z軸高度775微米，功效提升40%以上，容量達48GB。
12層已量產、16層正在客戶認證。簡單來說＝ 層數愈疊愈高、孔愈打愈多，封裝工藝的難度正在指數級上升。
現有的兩種鍵合工藝各有甚麼問題？
當前主流是兩種凸塊工藝：TC-NCF（熱壓非導電膜）和MR-MUF（大規模回流模塑底填）。
TC-NCF對晶片翹曲容忍度高，但熱阻大、產能低；MR-MUF產能高、熱阻低，但對翹曲敏感，且有間隙填充缺陷。
SK海力士已將改進版MR-MUF用於16層HBM3E，新增翹曲控制與細間距互連技術，在維持775微米封裝高度的前提下同步壓縮晶片厚度、間隙和凸塊間距。
這反映出一個趨勢：現有工藝還在「擠牙膏」，但天花板已經很近——超過20層之後，熱阻會成為硬約束。
混合鍵合為甚麼能打開20層以上的空間？
混合鍵合（在室溫下放置晶片，再經200°C以上退火，直接形成銅對銅、氧化物對氧化物的鍵合）徹底去掉了凸塊和底填材料。
與MR-MUF相比：同樣的Z軸高度下，核心晶片厚度增加24%，TSV間距壓縮至18微米以下，熱阻降低35%。
這意味著→ 去掉凸塊和底填後，每一層晶片能做得更厚、排得更密、散熱更好——20層以上的堆疊才有工程上的可行性。
i-HBM散熱技術和競爭對手的方案怎麼比？
SK海力士還在開發i-HBM技術：在晶片間PHY區域（數據收發電路集中的熱點位置）嵌入導熱絕緣冷卻元件，構建專用散熱路徑，可在混合鍵合基礎上再降低熱阻30%以上。
演講中，李在植將i-HBM與三星的銅熱路徑塊（HPB）方案和美光的相關路線並列比較，但未披露具體競爭數據。
簡單來說＝ 三家都在解決同一個問題——晶片疊得愈高愈燙，誰能把熱導出去，誰的堆疊層數才能繼續往上走。
路線圖的終局是甚麼、關鍵驗證節點在哪？
在系統級封裝層面，SK海力士將英特爾EMIB（一種嵌入式矽橋連接技術）列為路線圖關鍵節點，作為從2.5D矽中介層向更高集成度過渡的橋接方案，終局目標是3D集成。
整條路線圖的核心驗證節點有兩個：混合鍵合的良率，以及i-HBM的量產時間表。
這意味著→ 路線圖畫得清晰，但能不能按期兌現，取決於這兩項技術從實驗室到產線的跨越速度——良率和量產節奏才是真正的賽點。
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