台積電A16製程亮相，四季度量產目標明確
Alina Collins
台積電在VLSI 2026上披露A16埃米級製程細節，鎖定2026年第四季量產——這是本屆研討會上時間表最清晰的商業化節點，也令其在與三星、英特爾的埃米級競賽中率先亮出交付日期。
A16到底是甚麼，比上一代強在哪？
A16採用GAA晶體管（全環繞柵極——電流通道被柵極從四面包住，控制力遠強於以往的FinFET）加背面供電網絡（將供電線路從晶片正面搬到背面，騰出空間給信號線）。
在此基礎上再疊加超級電源軌架構，與上一代N2P相比：速度最高提升10%，或功耗最高降低20%，晶體管密度同步改善。
這意味著→ A16並非單一指標的躍進，而是「又快、又慳電、又密」三項同時推進——正是AI晶片客戶最看重的組合。
同場對手亮了甚麼牌？
三星展示全球首款3D堆疊CFET結構（互補場效應晶體管——將n型與p型器件垂直疊起，而非並排放置），柵極間距42納米，但未給出量產時間表。
英特爾發佈18A增強版18A-P：恒定功耗下性能提升最高9%，或等效性能下能效提升逾18%；另外還展示了基於Si(110)襯底的CFET反相器，結合RibbonFET與背面供電。
IBM聚焦SiGe納米片p型FET，驗證了900°C以上高溫穩定性，為未來多層順序集成（在已有器件層上方再造新一層器件）鋪路。
簡單來說＝ 三星和英特爾展示的CFET屬於「下下一代」的結構探索，台積電的A16則是「下一代」裏離量產最近的那張牌——時間差就是競爭差。
存儲技術捲到了甚麼程度？
鎧俠與閃迪聯合展示超過1,000層的多堆疊3D NAND QLC（四層單元——每個存儲單元塞入4比特數據）操作進展，重點攻克電流退化與晶圓翹曲問題，同樣未給量產時間表。
三星描述16層垂直堆疊DRAM架構，採用GAA單元晶體管，外圍電路置於單元上方——這意味著→ DRAM的擴展方向正從「縮小面積」轉向「向上堆高」。
SK海力士報告4F²垂直柵極DRAM進展，通過位線屏蔽與共享背柵降低噪聲，定位為DRAM未來擴展路徑之一。
封裝和新材料走到哪一步了？
SAIMEMORY、英特爾、力晶積成（PSMC）及AP聯合展示基於多晶圓TSV（矽通孔——在晶片之間打垂直通道傳數據）的堆疊存儲立方體，報告帶寬約每平方毫米0.25 Tb/s，直接面向AI工作負載的封裝需求。
imec在12英寸晶圓上用EUV輔助圖案化集成了MoS₂與WSe₂二維材料晶體管——仍處於研究階段，但這是矽之後的備選通道材料首次在量產級晶圓上做出來。
這反映出 整個行業正在兩條線上同時下注：一條是將現有矽工藝推到極限（A16、18A-P），另一條是為矽走到盡頭之後的替代方案做儲備。
對市場來說，關鍵變量是甚麼？
台積電A16的4Q26量產目標是本屆VLSI上唯一帶明確日期的近期商業化里程碑——其餘成果要麼停留在研究階段，要麼未披露時間表。
簡單來說＝ 有日期和沒日期，差的不只是一行字，而是客戶能否據此排產品路線圖——這就是「可交付」與「可展示」的本質區別。
在量產落地前，良率爬坡與客戶導入節奏是兩個最關鍵的待驗證變量：技術參數再漂亮，良率上不去就無法轉化為產能和利潤。
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