台積電/ASML/Imec完成2D電晶體300mm晶圓整合驗證
Alina Collins
台積電、ASML與Imec在300mm晶圓上完成了2D材料電晶體的準CMOS集成驗證，良率達94%——這意味著原子級薄膜溝道材料首次跨出實驗室，踏入真正的晶片製造流程。
這次驗證到底做了甚麼？
三方在同一片300mm晶圓上，以二硫化鉬（MoS₂）做n型、二硒化鎢（WSe₂）做p型，實現了準CMOS集成（將兩種極性電晶體造在同一片晶圓上，是製造晶片的基本要求）。
關鍵指標：接觸多晶矽間距（CPP，相鄰電晶體之間的最小距離）縮至50nm，最小溝道長度28nm，等效氧化層厚度約2nm。
可操作電晶體良率達94%——定義為開關電流比超過10⁵的器件。這意味著→ 不是「偶爾做得出」，而是「絕大多數都能正常運作」。
為甚麼p型器件是關鍵瓶頸？
2D材料做n型電晶體相對成熟，但p型器件在晶圓廠兼容工藝中一直遠不及實驗室水平——這是該技術路線最大的短板。
此次WSe₂溝道pFET性能已接近實驗室最優紀錄，而且兩種極性在柵極零電壓時都能有效關斷。簡單來說＝ 不僅「做得出」，而且「關得住」，不會漏電。
突破源於採用反向薄膜電晶體（TFT）製造流程——先做接觸電極，再將溝道材料轉移上去，順序與傳統工藝相反。
EUV光刻在其中扮演甚麼角色？
此前300mm晶圓上的2D溝道器件普遍尺寸偏大，用的是舊一代光刻技術，無法匹配先進節點的間距要求。
ASML的EUV光刻（用極紫外光在晶圓上刻電路的技術）提供更高解像度，令溝道長度縮至28nm，並實現單次圖案化——毋須多次曝光疊加，工藝更簡潔、成本更可控。
這反映出一個趨勢：EUV不只是令矽基電晶體繼續微縮的工具，也是新材料體系進入量產的前置條件。
這項技術未來要用在哪裡？
Imec將此定位為2D材料電晶體「從實驗室到晶圓廠」的關鍵一步，目標應用包括：超微縮邏輯、後段製程（BEOL，晶片內部的金屬互連層）、以及晶圓背面集成。
台積電CTO曹敏強調，合作核心是降低風險、加速過渡——把新溝道材料從論文階段推向可製造階段。
但決定性考驗仍在前方：2D材料能否在工業量產環境中持續維持接近實驗室的性能，而非僅在驗證批次中達標。簡單來說＝ 做一片成功不算數，連續做一萬片都成功才算真本事。
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