华为的韬定律论文讲了什么？

2026年5月，华为半导体部总裁何庭波在上海公开发表“韬（τ）定律”，并同步推出一篇长论文。这是中国企业首次在全球半导体领域提出指导产业发展的新原则。

先说一句话结论

摩尔定律快走不动了，华为提出用一个新指标——时间常数τ（读作“韬”）——来替代“晶体管越做越小”这条老路，重新定义什么叫“芯片进步”。

摩尔定律，是什么，为什么不够用了？

过去60年，半导体行业靠一个简单法则前进：每隔两年，芯片上能塞的晶体管数量翻一番，性能翻倍，成本减半。这就是摩尔定律。它支撑了整个现代计算产业——PC、手机、云计算、AI，全都长在这条曲线上。

但这条路现在出问题了。7纳米之后，单纯缩小晶体管带来的性能提升越来越不明显。制造成本急剧攀升，做一颗2纳米节点的芯片，设计预算已经超过10亿美元。“晶体管越做越便宜”这件事已经不再成立，在最先进节点甚至出现反转——越新越贵。对华为而言，还多了一层约束：先进光刻设备受到出口管制，不能指望靠买最新设备换新节点。

于是何庭波在论文里提出一个问题：与其继续问“晶体管还能做多小”，不如问“到底该优化什么”？

τ定律：换一把尺子量进步

华为的答案是：用“时间”替代“面积”作为衡量芯片进步的核心指标。这个时间，就是论文里定义的τ（希腊字母，拼音读“韬”）。

为什么时间比面积更本质？论文给出了一个清晰的解释：晶体管做小了，之所以性能变好，本质上是因为信号跑得更快、开关更快、数据传输少绕路——归根到底，是“时间”缩短了。空间缩小不过是压缩时间的工具，不是目的本身。

既然如此，直接以时间为目标好了。τ这把尺子，可以从最微小的晶体管开关，一路量到整个AI数据中心的响应时间。晶体管层对应皮秒级（万亿分之一秒），电路层对应纳秒级，芯片层对应微秒级，到整个系统层则是毫秒乃至秒级。

τ定律的核心主张是：在每一个层级，持续压缩τ，这就是进步。先进制程节点是手段之一，但不是唯一手段，甚至不再是最重要的手段。

第一个落地案例：手机芯片的“逻辑折叠”

这不是空谈。论文给出了两个已经量产的实例，第一个是手机SoC，也就是麒麟芯片。

问题背景：华为无法使用最新光刻机，不能轻易跳到下一个制程节点。但用户每年都期待麒麟芯片性能提升。怎么办？

华为的答案叫LogicFolding，中文叫逻辑折叠。传统芯片是平面的——晶体管铺在一层平面上，信号通过上方金属层绕来绕去。线越长，信号越慢，τ越大。逻辑折叠的思路很直观：把平面拆成两层，关键路径上的电路分布在上下两层，用超细间距的混合键合连接，让信号不用再绕远路。就像把一张纸折起来，原本首尾相距10厘米的两点，折叠后直接贴在一起。

麒麟2026芯片上的实测数据很具体。晶体管密度从155提升到238 MTr/mm²，单代提升55%，以前需要三年才能做到这个幅度。性能核心能效提升41%，最高频率提升约13%，今年CPU核心回升至3.1GHz。SRAM工作频率提升超过40%。典型处理核心的布线长度减少约30%。

关键点在于：这些性能提升，不是靠换更先进的制程节点实现的，而是靠重新安排芯片的三维拓扑结构实现的。

论文还给出未来路线图：2027年CPU频率达到3.39GHz，2028年3.71GHz，2029年突破4GHz，晶体管密度到2035年预计超过400 MTr/mm²。

第二个落地案例：AI数据中心的三件套

第二个案例跨度更大，从手机芯片跳到AI数据中心。

华为在论文里给出两个重要判断，值得财经人士重视：大型AI集群超过80%的能耗消耗在数据搬运上，超过70%的系统成本