英特尔EMIB-T对阵台积电CoPoS，良率是成本优势的真正门槛
Alina Collins
瑞银最新研究将英特尔EMIB-T与台积电CoPoS量化为可共存的市场分层，而非零和竞争——但两条路线能否兑现承诺，取决于2028年同期交卷时的良率与量产稳定性。
这个市场有多大，两家怎么分？
瑞银预计先进封装市场将从2026年的190亿美元增至2030年的1220亿美元，复合年增长率约59%。
即便英特尔到2030年拿下13%至18%份额，台积电仍可能保持62%至67%——两家收入可以同时增长。
这意味着→ 这不是抢对方饭碗的故事，而是一块急速膨胀的蛋糕够不够两家同时切的问题。
两种封装架构到底在解决什么问题？
单颗芯片已逼近光罩尺寸上限，性能提升越来越依赖把多颗裸晶和更多HBM（高带宽内存）拼在一起。
EMIB-T（嵌入式多芯片互连桥接技术）的思路是"局部修桥"：取消覆盖整个封装的硅中介层（一块充当芯片间高速公路的大硅片），改用嵌在有机载板里的局部小硅桥连接裸晶与HBM，流程更短、理论成本更低，也更容易做超大封装。
CoPoS（基于面板的芯片封装技术）的思路是"铺整张高速路网"：把再布线层中介层从圆形晶圆搬到方形面板，在互连密度、信号完整性、三维堆叠和未来共封装光学能力上更强。
用大白话说＝ 一个省料省工序求性价比，一个用更大底板换更高上限——优化方向不同，目标客户也不同。
英特尔的核心矛盾是什么？
EMIB-T理论上省掉了大面积硅中介层和部分工序，但瑞银调研显示其封装良率仅约90%–92%，而高价值计算裸晶和HBM要求量产良率接近高90%区间。
更棘手的是载板：EMIB-T载板良率约50%，普通EMIB载板约60%，成熟高性能计算ABF载板超过80%。一次封装失败会同时报废多个高价值组件。
这意味着→ 省下的中介层成本，可能被坏载板和报废裸晶的损失吃掉——结构成本优势不等于成品成本优势。
EMIB-T把更多复杂度转移到载板端，载板供应商揖斐电和欣兴电子因此最直接受益；揖斐电已宣布2200亿日元的Gama工厂投资，量产指向2027年末至2028年爬坡。
台积电的核心矛盾是什么？
CoPoS首代采用310×310平方毫米面板，计划2028年量产，之后扩展至510×515平方毫米。
从圆形晶圆换到方形面板，翘曲控制、面板均匀性、新设备定型和良率爬坡全是新变量——面板工艺能否复制晶圆工艺的稳定性，是其性能优势能否按期兑现的关键。
台积电的护城河在于把领先制程、CoWoS、SoIC三维堆叠、测试和未来共封装光学整合在同一路线图，提供"前段加后段的一体化确定性"。
这反映出 台积电押注的不是单一封装技术的领先，而是整条链路的不可替代性。
2028年谁先交卷，怎么看？
瑞银预计EMIB-T于2027年下半年至2028年进入量产，首个大型外部项目可能是联发科参与开发的谷歌TPU v9，主要放量在2028年。
CoPoS计划2028年量产，首个重要客户可能是英伟达Feynman，窗口在2028年下半年至2029年，随后扩展至超威半导体和其他定制AI芯片。
瑞银指出，谷歌TPU v9是否按期采用EMIB-T、英伟达Feynman是否落地CoPoS，才是真正的领先指标——而非当前路线图承诺。
用大白话说＝ 若任何一方延迟，客户会优先选已有稳定产能的现有平台，不会为路线图无限等待。载板良率与面板均匀性，将决定谁的技术承诺能变成可交付的量产收入。
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