三星展示3D堆叠晶体管研究成果
Alina Collins
三星披露一种将晶体管上下叠放而非平面并排的新架构，栅极间距做到42纳米，论文获VLSI研讨会最佳论文奖——这为芯片在面积不变的前提下继续塞入更多晶体管提供了一条新路。
这项技术到底做了什么？
三星半导体研究中心展示了一种3D堆叠场效应晶体管（3D Stacked FET）架构——把n型和p型晶体管垂直叠在一起，不再像传统方式那样平铺在同一平面上。
用大白话说＝以前两个晶体管左右并排占两份地，现在上下叠起来只占一份地。
该原型栅极间距为42纳米，采用三层纳米片沟道来维持电流传导，并用先进外延生长技术保证硅层均匀。
论文在2026年VLSI研讨会上发表，获评最佳论文及技术亮点。
为什么需要把晶体管"叠起来"？
传统做法是在平面上把晶体管越做越小，但微缩已经越来越难——物理极限在逼近，每一代缩小的收益在递减。
这意味着→行业需要换一个维度来延续摩尔定律的节奏，从"缩小"转向"叠高"。
三星强调，3D堆叠是对现有环绕栅极（GAA）（一种让栅极从四面包住沟道的晶体管结构）技术的演进延伸，不是替代。
用大白话说＝GAA本身的纳米片结构天然适合往上叠，所以这条路走得通。
隔离难题怎么解决？
晶体管叠在一起后，上下层之间的电气干扰是核心难题。
三星的方案是引入中间介电隔离（MDI）结构（在上下两层晶体管之间插入一层绝缘材料），实现垂直方向的电气隔离。
这意味着→上下两个晶体管虽然物理上紧贴，但电信号互不串扰——这是堆叠架构能正常工作的前提。
竞争格局和落地前景如何？
三星2022年率先以GAA技术实现量产，在架构演进上保持了先发节奏；台积电与英特尔也在推进各自的下一代晶体管架构。
三星表示，42纳米栅极间距器件的成功演示为未来AI、高性能计算及移动处理器的应用提供了技术依据。
但该技术目前仍处于研究阶段，距离量产尚有距离。
这反映出一个行业共性节奏：实验室论文到工厂量产之间往往隔着数年，何时转化为实际制程节点，是后续观察的核心。
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