台积电A16制程亮相，四季度量产目标明确
Alina Collins
台积电在VLSI 2026上披露A16埃米级制程细节，锁定2026年四季度量产——这是本届研讨会上时间表最清晰的商业化节点，也让它在与三星、英特尔的埃米级竞赛中率先亮出交付日期。
A16到底是什么，比上一代强在哪？
A16采用GAA晶体管（全环绕栅极——电流通道被栅极从四面包住，控制力远强于以往的FinFET）加背面供电网络（把供电线路从芯片正面搬到背面，给信号线腾出空间）。
在此基础上再叠加超级电源轨架构，与上一代N2P相比：速度最高提升10%，或功耗最高降低20%，晶体管密度同步改善。
这意味着→ A16不是单一指标的跃进，而是"又快、又省电、又密"三项同时往前推——这正是AI芯片客户最看重的组合。
同场对手亮了什么牌？
三星展示全球首款3D堆叠CFET结构（互补场效应晶体管——把n型和p型器件垂直叠在一起，而非并排放置），栅极间距42纳米，但未给出量产时间表。
英特尔发布18A增强版18A-P：恒定功耗下性能提升最高9%，或等效性能下能效提升逾18%；另外还展示了基于Si(110)衬底的CFET反相器，结合RibbonFET与背面供电。
IBM聚焦SiGe纳米片p型FET，验证了900°C以上高温稳定性，为未来多层顺序集成（在已有器件层上方再造新一层器件）铺路。
用大白话说＝ 三星和英特尔展示的CFET是"下下一代"的结构探索，台积电的A16则是"下一代"里离量产最近的那张牌——时间差就是竞争差。
存储技术卷到了什么程度？
铠侠与闪迪联合展示超过1000层的多堆叠3D NAND QLC（四层单元——每个存储单元塞进4比特数据）操作进展，重点攻克电流退化和晶圆翘曲问题，同样未给量产时间表。
三星描述16层垂直堆叠DRAM架构，采用GAA单元晶体管，外围电路放在单元上方——这意味着→ DRAM的扩展方向正从"缩小面积"转向"向上堆高"。
SK海力士报告4F²垂直栅极DRAM进展，通过位线屏蔽与共享背栅降低噪声，定位为DRAM未来扩展路径之一。
封装和新材料走到哪一步了？
SAIMEMORY、英特尔、力晶积成（PSMC）及AP联合展示基于多晶圆TSV（硅通孔——在芯片之间打垂直通道传数据）的堆叠存储立方体，报告带宽约每平方毫米0.25 Tb/s，直接面向AI工作负载的封装需求。
imec在12英寸晶圆上用EUV辅助图案化集成了MoS₂与WSe₂二维材料晶体管——仍处于研究阶段，但这是硅之后的备选通道材料首次在量产级晶圆上做出来。
这反映出 整个行业正在两条线上同时下注：一条是把现有硅工艺推到极限（A16、18A-P），另一条是为硅走到尽头之后的替代方案做储备。
对市场来说，关键变量是什么？
台积电A16的4Q26量产目标是本届VLSI上唯一带明确日期的近期商业化里程碑——其余成果要么停留在研究阶段，要么未披露时间表。
用大白话说＝ 有日期和没日期，差的不只是一行字，而是客户能不能据此排产品路线图——这就是"可交付"和"可展示"的本质区别。
在量产落地前，良率爬坡与客户导入节奏是两个最关键的待验证变量：技术参数再漂亮，良率上不去就无法转化为产能和利润。
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