台积电：AI先进封装竞争延伸至系统级可靠性
Nashnova编辑部
台积电先进封装副总裁何军在OCP亚太峰会上提出，AI封装竞争已从单颗芯片延伸到整个机架的可靠性验证——这意味着→ 以后不是单个零件过关就行，整台机器每一层都要拆开算缺陷率。
SoIC比CoWoS强在哪？强多少？
台积电SoIC（一种把芯片上下直接堆叠的3D封装技术）搭配三维互连，互连密度是CoWoS（芯片左右平铺的2.5D封装）的56倍，功耗效率高出5倍。
这意味着→ 芯片之间搬运数据的"通道"密了56倍、省电5倍——AI算力瓶颈正从"算得快"转向"搬得快且省电"。
节距路线图：2023年9微米→ 2025年6微米（已量产）→ 2029年目标4.5微米；每一步都对应更先进的制程节点，到2029年将匹配A14制程。
用大白话说＝ 节距越小，同样面积里能塞进的芯片间连接越多，数据搬运能力越强。台积电的计划是六年内把这个密度再翻一轮。
为什么"单个零件合格"不够了？
何军提出AI系统可靠性要按机架→托盘→板卡→组件四层逐级拆解，整机缺陷率须低于1000 DPPM（每百万台中缺陷数）。
逐层分摊的算法：一个机架含20个托盘 → 托盘级须低于50 DPPM；每个托盘含两块板卡 → 板卡级须低于25；每块板卡含两个组件 → 组件级须低于12。
这意味着→ 组件级缺陷率的门槛被压到了12 DPPM——比消费电子严苛得多，倒逼台积电和客户从"零件过检"转向"整机过检"。
每一层具体要做什么？
机架层：系统冗余、容错之外，还需更强的热管理和软硬件联合验证。
托盘层：引入可制造性设计（DFM，让设计天然适合量产）、可装配性设计（DFA，让组装环节少出错），加上模块级应力测试和老化测试。
板卡层：采用ECC（一种自动纠错机制）等可靠性设计，做晶圆级老化测试，包括HTS（高温存储）和HTOL（高温工作寿命）加速应力测试。
组件层：台积电负责晶圆级CP测试、裸片级测试、可靠性筛选与冗余设计。
玻璃布短缺带来了什么新风险？
AI需求激增导致全球玻璃布（CoWoS封装基板的核心材料）短缺，台积电被迫将供应商从单一来源扩展至五家以上。
但多元化本身不自动降低风险：不同供应商的玻璃布在热膨胀系数和弹性模量上存在差异，可能影响封装变形、机械应力和组装良率。
这意味着→ 台积电必须建立覆盖材料、封装、系统三级的验证框架——新材料来源须通过封装级和系统级双重验证才能导入量产。
开发周期怎么压缩？
何军以CoWoS-L为例：上一代开发周期约两年，目前正朝一年迈进，整体时间线缩短约四分之三。
这意味着→ 传统的"先设计、再验证、再量产"串行模式被打破，系统集成商、供应商、设备厂商须在台积电认证规划阶段就同步启动验证。
用大白话说＝ 以前是一个接一个排队过关，现在是所有人同时上场、边跑边验。AI芯片迭代越来越快，这种并行协作能否全面落地，是台积电与合作伙伴共同面对的核心挑战。
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