台积电/ASML/Imec完成2D晶体管300mm晶圆集成验证
Alina Collins
台积电、ASML与Imec在300mm晶圆上完成了2D材料晶体管的准CMOS集成验证，良率达94%——这意味着原子级薄膜沟道材料首次走出实验室，踏入了真正的芯片制造流程。
这次验证到底做了什么？
三方在同一片300mm晶圆上，用二硫化钼（MoS₂）做n型、二硒化钨（WSe₂）做p型，实现了准CMOS集成（把两种极性晶体管造在同一片晶圆上，是造芯片的基本要求）。
关键指标：接触多晶硅间距（CPP，相邻晶体管之间的最小距离）缩小至50nm，最小沟道长度28nm，等效氧化层厚度约2nm。
可操作晶体管良率达到94%——定义为开关电流比超过10⁵的器件。这意味着→ 不是"偶尔能做出来"，而是"绝大多数都能正常工作"。
为什么p型器件是关键瓶颈？
2D材料做n型晶体管相对成熟，但p型器件在晶圆厂兼容工艺中一直远不及实验室水平——这是该技术路线最大的短板。
此次WSe₂沟道pFET性能已接近实验室最优纪录，且两种极性在栅极零电压时都能有效关断。用大白话说＝ 不仅"做得出"，而且"关得住"，不会漏电。
这一突破源于采用了反向薄膜晶体管（TFT）制造流程——先做接触电极，再把沟道材料转移上去，顺序与传统工艺相反。
EUV光刻在其中扮演什么角色？
此前300mm晶圆上的2D沟道器件普遍尺寸偏大，用的是旧一代光刻技术，无法匹配先进节点的间距要求。
ASML的EUV光刻（用极紫外光在晶圆上刻电路的技术）提供了更高分辨率，使沟道长度缩小至28nm，并实现单次图案化——不需要多次曝光叠加，工艺更简洁、成本更可控。
这反映出一个趋势：EUV不只是让硅基晶体管继续微缩的工具，也是新材料体系进入量产的前置条件。
这项技术未来要用在哪里？
Imec将此定位为2D材料晶体管"从实验室到晶圆厂"的关键一步，目标应用包括：超微缩逻辑、后段制程（BEOL，芯片内部的金属互连层）、以及晶圆背面集成。
台积电CTO曹敏强调，合作核心是降低风险、加速过渡——把新沟道材料从论文阶段推向可制造阶段。
但决定性的考验还在前面：2D材料能否在工业量产环境中持续维持接近实验室的性能，而不是仅在验证批次中达标。用大白话说＝ 做一片成功不算数，连续做一万片都成功才算真本事。
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