华为的韬定律论文讲了什么？

2026年5月，华为半导体部总裁何庭波在上海公开发表"韬（τ）定律"，并同步推出一篇长论文。这是中国企业首次在全球半导体领域提出指导产业发展的新原则。

先说一句话结论

摩尔定律快走不动了，华为提出用一个新指标——时间常数τ（读作"韬"）——来替代"晶体管越做越小"这条老路，重新定义什么叫"芯片进步"。

摩尔定律，是什么，为什么不够用了？

过去60年，半导体行业靠一个简单法则前进：每隔两年，芯片上能塞的晶体管数量翻一番，性能翻倍，成本减半。这就是摩尔定律。它支撑了整个现代计算产业——PC、手机、云计算、AI，全都长在这条曲线上。

但这条路现在出问题了。7纳米之后，单纯缩小晶体管带来的性能提升越来越不明显。制造成本急剧攀升，做一颗2纳米节点的芯片，设计预算已经超过10亿美元。"晶体管越做越便宜"这件事已经不再成立，在最先进节点甚至出现反转——越新越贵。对华为而言，还多了一层约束：先进光刻设备受到出口管制，不能指望靠买最新设备换新节点。

于是何庭波在论文里提出一个问题：与其继续问"晶体管还能做多小"，不如问"到底该优化什么"？

τ定律：换一把尺子量进步

华为的答案是：用"时间"替代"面积"作为衡量芯片进步的核心指标。这个时间，就是论文里定义的τ（希腊字母，拼音读"韬"）。

为什么时间比面积更本质？论文给出了一个清晰的解释：晶体管做小了，之所以性能变好，本质上是因为信号跑得更快、开关更快、数据传输少绕路——归根到底，是"时间"缩短了。空间缩小不过是压缩时间的工具，不是目的本身。

既然如此，直接以时间为目标好了。τ这把尺子，可以从最微小的晶体管开关，一路量到整个AI数据中心的响应时间。晶体管层对应皮秒级（万亿分之一秒），电路层对应纳秒级，芯片层对应微秒级，到整个系统层则是毫秒乃至秒级。

τ定律的核心主张是：在每一个层级，持续压缩τ，这就是进步。先进制程节点是手段之一，但不是唯一手段，甚至不再是最重要的手段。

第一个落地案例：手机芯片的"逻辑折叠"

这不是空谈。论文给出了两个已经量产的实例，第一个是手机SoC，也就是麒麟芯片。

问题背景：华为无法使用最新光刻机，不能轻易跳到下一个制程节点。但用户每年都期待麒麟芯片性能提升。怎么办？

华为的答案叫LogicFolding，中文叫逻辑折叠。传统芯片是平面的——晶体管铺在一层平面上，信号通过上方金属层绕来绕去。线越长，信号越慢，τ越大。逻辑折叠的思路很直观：把平面拆成两层，关键路径上的电路分布在上下两层，用超细间距的混合键合连接，让信号不用再绕远路。就像把一张纸折起来，原本首尾相距10厘米的两点，折叠后直接贴在一起。

麒麟2026芯片上的实测数据很具体。晶体管密度从155提升到238 MTr/mm²，单代提升55%，以前需要三年才能做到这个幅度。性能核心能效提升41%，最高频率提升约13%，今年CPU核心回升至3.1GHz。SRAM工作频率提升超过40%。典型处理核心的布线长度减少约30%。

关键点在于：这些性能提升，不是靠换更先进的制程节点实现的，而是靠重新安排芯片的三维拓扑结构实现的。

论文还给出未来路线图：2027年CPU频率达到3.39GHz，2028年3.71GHz，2029年突破4GHz，晶体管密度到2035年预计超过400 MTr/mm²。

第二个落地案例：AI数据中心的三件套

第二个案例跨度更大，从手机芯片跳到AI数据中心。

华为在论文里给出两个重要判断，值得财经人士重视：大型AI集群超过80%的能耗消耗在数据搬运上，超过70%的系统成本花在数据存储上。这意味着AI硬件的竞争重点，已经从"这颗芯片算得多快"转向"数据能不能更快、更省力地送到该去的地方"。算力不再是瓶颈，数据搬运才是。

华为给出了三项对应技术。

第一是统一总线。传统AI集群里，数据从一颗芯片到另一颗芯片，要经历层层协议转换，每转一次，时间就多浪费一点。华为用一套统一协议覆盖全系统，让芯片之间直接以内存语义通信，减少中间环节。效果是远程访问延迟从几十微秒压缩到约100纳秒，τ降低约500倍。

第二是Hi-ONE光互连引擎。随着AI芯片带宽越来越高，铜线撑不住了：太粗、太重、走不远、耗电大。Hi-ONE是一种近封装光互连模块，每个模块提供8 Tb/s带宽，把所需的信号传输距离从约100厘米缩短到约5厘米，同时把机柜间的传输距离从不足1米扩展到100米。芯片附近用短电连接，远距离交给光。

第三是3D折叠，用来解决面积扩展的几何困境，论文称之为"N²对N困境"。传统2.5D AI芯片中，计算芯片在中间，内存和接口围在边上。芯片算力随面积按N²增长，但边缘资源只能按N（周长）增长。算力涨得快，"补给线"涨得慢，最终卡死。3D折叠的解决方案是把内存、电源、光I/O从边缘搬到芯片表面上方，这样它们也能随面积按N²扩展，不再被周长拖累。

论文的路线图：2030年前后昇腾AI芯片引入逻辑折叠，此后3D折叠成为主要扩展路径，预计到2035年AI硬件集成度提升超100倍。

产业影响：半导体行业的权力结构会迁移

这套理论如果成立，半导体行业的竞争格局会发生迁移。过去，谁能造最先进的逻辑芯片，谁就是霸主。往后，先进封装、内存带宽、光互连、芯片互连协议、3D EDA工具链，全都可能变得和制程节点同等重要，甚至更重要。受益的产业链方向包括：混合键合设备、先进封装基板、HBM、近封装光模块、硅光、高速互连、散热。

论文里有一句话值得记住："竞争性性能不再需要始终处于光刻技术的前沿，封装、内存带宽和架构设计现在拥有了以往仅由前沿逻辑节点占据的战略地位。"

还有哪些问题没解决？

论文没有把τ定律包装成一个完成品，坦诚列出了几个硬骨头。EDA工具方面，现有芯片设计工具是为平面芯片设计的，还不能原生支持三维折叠设计，华为内部有初步工具，但行业级工具链还需要多年投入。多层晶圆工艺偏差方面，不同批次的晶圆堆叠在一起，性能可能有差异，需要自适应补偿。功耗约束方面，速度快了但功耗也翻倍，数据中心不一定用得了，τ定律必须配合能耗一起优化。基准测试方面，现有MLPerf等测试标准无法体现τ剖面，需要行业重新建立。

最后：怎么看这篇论文？

何庭波这篇论文本质上在做两件事。

一是提供一套技术路线图——在制程节点受限的情况下，华为如何靠封装、互连、系统架构继续推动代际提升。麒麟2026的55%密度跃升，就是这套路线图的第一个量产验证。

二是试图改写行业叙事——把"谁拿到最先进节点"这条评价标准，替换为"谁能在多层系统里持续压缩τ"。前者华为天然吃亏，后者华为有竞争机会。这套叙事很聪明，也有其内在逻辑。

需要保留的判断是：论文中的许多数据来自华为内部，部分内容更像战略规划而非经过外部独立验证。抓住方向，但别把所有路线图都当成已经兑现的事实。

接下来观察几个关键指标：逻辑折叠能否扩展到昇腾AI芯片、Hi-ONE光互连有没有外部生态配合、统一总线能否形成事实标准，以及最重要的——麒麟系列能否按路线图频率落地。这些会告诉我们，τ定律是不是真的能成为摩尔定律之后的下一条主线。