美光：HBM4带宽跃升后，瓶颈转向封装、散热与良率
Nashnova编辑部
美光披露HBM4单颗带宽从1024GB/s跃升至2800GB/s，但制约供给的核心矛盾已从DRAM工艺转向封装、散热与良率——带宽够了，造得出来才是真问题。
带宽涨了近两倍，怎么做到的？
HBM4标称数据速率从8Gbps升至11Gbps，只快了约38%；但标称带宽从1024GB/s升至2800GB/s，涨了约173%。
这意味着→ 带宽跃升的主力不是"每根线跑得更快"，而是"线变多了"——数据I/O从1024条翻倍至2048条，通道从16个增至32个，伪通道（pseudo channel，把一个通道拆成两条独立数据总线，共享命令通道，让调度更细）增至64个。
用大白话说＝ 好比高速公路没怎么提速限，但车道数翻了一倍，总通行量自然大涨。
并行度翻倍，软件能跟上吗？
每层裸晶的bank数量从HBM3E的128个增至256个，可以同时干活的存储单元更多了。
但更多通道、伪通道和bank能否充分利用，取决于GPU内存控制器、编译器和运行时能否把请求均匀撒开。
这意味着→ 硬件参数写得再高，如果软件调度跟不上，新增的车道就会空跑。HBM4把硬件规格和软件效率绑得更紧了。
带宽够了，为什么还有"存储墙"？
美光数据显示，计算性能约每两年增长3倍，而HBM带宽增速低于每两年2倍。差距持续累积，系统性能开始由存储器决定。
用大白话说＝ GPU跑得越来越快，但数据喂不进去，性能就卡在"喂数据"这一步——这就是AI存储墙的本质。
这反映出 HBM的作用是扩大GPU可以高效利用的工作区间，而非彻底消除瓶颈。
封装面积与良率，才是真正卡脖子的地方？
美光估算，配置8颗12层HBM4时，存储器相关硅面积约12344平方毫米，超过典型GPU裸晶面积的8倍。
这意味着→ AI芯片的硅片价值不再集中在中央GPU裸晶，围绕GPU的存储器裸晶与基底芯片占据了更大的总面积和更多制造步骤。
良率随堆叠层数放大：多层DRAM裸晶、基底芯片、TSV（硅通孔，垂直穿过芯片的微型导线）与键合界面必须同时合格，任何一项缺陷都拖累最终产出。冗余结构和修复手段能减少损失，但本身也推高成本。
"晶圆产能"这个指标，还准吗？
美光明确指出，产能换算应从"晶圆数量"升级为"可交付HBM数量"。相同晶圆投入下，HBM需要更多硅面积；相同裸晶投入下，堆叠与封装良率会继续折损。
这意味着→ 市场若只追踪DRAM晶圆扩产，可能高估短期供给释放速度。
反过来，良率改善可以在不增加晶圆厂的情况下形成有效增量——这反映出 良率本身就是一条隐性产能线。
基底芯片变"重"之后，美光面对什么？
HBM4的基底芯片不再只是简单连线层，需要处理命令、数据、测试、纠错和物理接口，并可能采用更先进的逻辑工艺。不同GPU平台可能提出不同要求，存储器厂商需与GPU公司、代工厂和封装平台更早协同。
封装面积扩大带来新挑战：更大的中介层（interposer，连接GPU与HBM的"中间底板"）需要更复杂的制造和良率控制，CoWoS-L、CoWoS-R等路线由此获得意义；美光还提及玻璃基板作为潜在方向，因为大尺寸封装需要更好的尺寸稳定性和翘曲控制。
定制基底芯片还改变库存风险：客户专用设计的可替代性更低，订单取消或规格变更可能让已准备的材料失去用途。这意味着→ HBM4的机会在于价值量从DRAM裸晶扩展到基底与封装，但执行门槛同样在于能否同时管理良率、逻辑合作、封装产能与客户验证——任何一项延期，技术领先都无法按计划转化为出货。
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