SK海力士披露HBM先进封装路线图：混合键合、英特尔EMIB至3D集成
Nashnova编辑部
SK海力士在Hot Chips 2026上公布HBM封装三步路线图——从现有凸块工艺到混合键合、再经英特尔EMIB走向3D集成，HBM竞争焦点正从存储性能转向封装能力。
HBM到底是什么结构、为什么比传统显存划算？
HBM是一种3D堆叠芯片：1颗基础芯片+最多16颗核心芯片垂直叠放，再与GPU并排放在硅中介层（一块起"桥梁"作用的硅片）上，通过1,024个I/O、16条通道通信。
和传统方案比：4颗HBM3E就能替代12颗GDDR6，带宽更高、占板面积更小，同时省功耗和运营成本。
这意味着→ HBM的核心优势不是单颗更快，而是用更少的芯片、更小的面积干更多的活——这也是为什么封装能力变得比存储本身更关键。
每一代HBM的带宽和封装参数涨了多少？
单栈带宽逐代跃升：HBM2E 460GB/s → HBM3 717GB/s → HBM3E 1,024GB/s → HBM4 约2TB/s，I/O从1,024扩展到2,048个。
HBM4封装尺寸约12.4×11mm，内含超过20,000个硅通孔（TSV，垂直贯穿芯片的微型导线孔）与16,148个微凸块，Z轴高度775微米，功效提升40%以上，容量达48GB。
12层已量产、16层正在客户认证。用大白话说＝ 层数越堆越高、孔越打越多，封装工艺的难度正在指数级上升。
现有的两种键合工艺各有什么问题？
当前主流是两种凸块工艺：TC-NCF（热压非导电膜）和MR-MUF（大规模回流模塑底填）。
TC-NCF对芯片翘曲容忍度高，但热阻大、产能低；MR-MUF产能高、热阻低，但对翘曲敏感，且有间隙填充缺陷。
SK海力士已将改进版MR-MUF用于16层HBM3E，新增翘曲控制与细间距互连技术，在维持775微米封装高度的前提下同步压缩芯片厚度、间隙和凸块间距。
这反映出一个趋势：现有工艺还在"挤牙膏"，但天花板已经很近了——超过20层之后，热阻会成为硬约束。
混合键合为什么能打开20层以上的空间？
混合键合（在室温下放置芯片，再经200°C以上退火，直接形成铜对铜、氧化物对氧化物的键合）彻底去掉了凸块和底填材料。
与MR-MUF相比：同样的Z轴高度下，核心芯片厚度增加24%，TSV间距压缩至18微米以下，热阻降低35%。
这意味着→ 去掉凸块和底填后，每一层芯片能做得更厚、排得更密、散热更好——20层以上的堆叠才有工程上的可行性。
i-HBM散热技术和竞争对手的方案怎么比？
SK海力士还在开发i-HBM技术：在芯片间PHY区域（数据收发电路集中的热点位置）嵌入导热绝缘冷却元件，构建专用散热路径，可在混合键合基础上再降低热阻30%以上。
演讲中，李在植将i-HBM与三星的铜热路径块（HPB）方案和美光的相关路线并列比较，但未披露具体竞争数据。
用大白话说＝ 三家都在解决同一个问题——芯片叠得越高越烫，谁能把热导出去，谁的堆叠层数才能继续往上走。
路线图的终局是什么、关键验证节点在哪？
在系统级封装层面，SK海力士将英特尔EMIB（一种嵌入式硅桥连接技术）列为路线图关键节点，作为从2.5D硅中介层向更高集成度过渡的桥接方案，终局目标是3D集成。
整条路线图的核心验证节点有两个：混合键合的良率，以及i-HBM的量产时间表。
这意味着→ 路线图画得清晰，但能不能按期兑现，取决于这两项技术从实验室到产线的跨越速度——良率和量产节奏才是真正的赛点。
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